Diseño de un sistema hardware para compresión de datos a una tasa de 8 Gbps basado en el estándar CCSDS 121.0-B-3


Estudiante: Samuel Torres Fau
Tutores: Roberto Sarmiento Rodríguez (DIEA), Antonio José Sánchez Clemente (IUMA)
Fecha lectura: 06/09/2023
Lugar: Aula de Tele-enseñanza, Pab. A, Edificio de Electrónica y Telecomunicación
Resumen castellano:
Los satélites para observación terrestre generan una cantidad de datos cada vez mayor, lo que ha llevado a que los sistemas de procesamiento de datos se hayan convertido en una parte fundamental en las misiones espaciales.  Esto es resultado de la constante mejora de los sensores, que provoca que estos sean capaces de tomar datos con mayores resoluciones y a una mayor velocidad, así como en el aumento del número de sensores que son incluidos en los propios satélites. A vista de estos crecimientos, los sistemas de procesamiento y compresión de datos se han convertido en partes cruciales para optimizar tanto el almacenamiento a bordo de la información como la propia transmisión de estos mismos datos.
El estándar CCSDS 121.0-B-3 define un compresor universal sin pérdidas desarrollado específicamente para sistemas espaciales. Define un predictor Unit-Delay básico para el preprocesado de las muestras de entrada. El codificador entrópico trabaja con bloques de muestras, sobre cada uno de los cuales selecciona la opción de codificación más corta que, a su vez, proporciona la mayor tasa de compresión.
En este proyecto se ha desarrollado, verificado y sintetizado un compresor de datos de alto rendimiento que implementa el estándar CCSDS 121.0-B-3. Partiendo de la base del compresor SHyLoC 3.0, se ha planteado y descrito en VHDL una arquitectura altamente paralelizada, en la que un control basado en operaciones permite la coordinación de las diferentes líneas de procesamiento independientes.
El diseño ha sido verificado a través de dos fases bien diferenciadas. Primero, se desarrolló un conjunto de bancos de pruebas para verificar a nivel de bloque partes concretas y críticas del diseño. Tras la integración completa del sistema, se comenzó una fase de verificación más extensa y exhaustiva. En ésta, se desarrolló  un banco de pruebas general que comprueba que los bitstream resultantes de las compresiones se corresponden con lo esperado, gracias a compararlos con sus bitstreams de referencia correspondientes, los cuales son generados de forma previa.
Por último, el diseño ha sido sintetizado y optimizado, dado que en las primeras pruebas aparecieron algunos problemas relacionados con caminos críticas. Tras introducir algunas modificaciones en el pipeline, se consiguió obtener resultados adecuados a lo esperado, pues estos indican que sistema es capaz de soportar flujos de procesamiento de alrededor de 7.776 Gbps.
Resumen inglés:
Earth observation satellites generate an increasing amount of data, which has led to data processing systems becoming a critical part of space missions.  This is the result of the constant improvement of the sensors, which means that they are capable of taking data with higher resolutions and at a higher speed, as well as the increase in the number of sensors that are included in the satellites themselves. In view of these growths, data processing and compression systems have become crucial parts of optimizing both the on-board storage of information and the transmission of this same data.
The CCSDS 121.0-B-3 standard defines a universal lossless compressor developed specifically for space systems. Defines a basic Unit-Delay predictor for the preprocessing of input samples. The entropic encoder works with blocks of samples, over each of which it selects the shortest encoding option which, in turn, provides the highest compression rate.
In this project, a high-performance data compressor implementing the CCSDS 121.0-B-3 standard has been developed, verified and synthesized. On the basis of the SHyLoC 3.0 compressor, a highly parallelized architecture has been proposed and described in VHDL, in which operation-based control allows the coordination of the different independent processing lines.
The design has been verified through two distinct phases. First, a set of testbeds was developed to verify concrete and critical parts of the design at the block level. After the full integration of the system, a more extensive and thorough verification phase began. In this, a general test bench was developed that verifies that the bitstreams resulting from the compressions correspond to what is expected, thanks to comparing them with their  corresponding reference bitstreams, which are previously generated.
Finally, the design has been synthesized and optimized, given that in the first tests some problems related to critical paths appeared. After introducing some modifications in the pipeline, it was possible to obtain results adequate to what was expected, as these indicate that the system is capable of supporting processing flows of around 7,776 Gbps.
Tribunal:
  • Presidente: Gustavo Marrero Callicó
  • Secretario: Aurelio Vega Martínez
  • Vocal: Pedro Pérez Carballo
Documentos: Resumen Póster Memoria