| Resumen castellano: | El presente trabajo ofrece un análisis de la arquitectura de conjunto de instrucciones (ISA) RISC-V, destacando su naturaleza abierta, modular y libre de regalías. Se presenta como una alternativa a la arquitectura propietaria, fomentando la innovación, reduciendo los costes y mejorando la seguridad. La parte principal del trabajo es el estudio y la experimentación de varios núcleos RISC-V en dispositivos FPGA, lo que proporciona una evaluación práctica de su rendimiento y eficiencia. En concreto, el trabajo evaluó los núcleos NEORV32, AIRISC, CVA5 y CVA6. NEORV32 presenta facilidad de uso y modularidad. Puede integrar módulos externos a través del bus AXI4, incluida la adición de un controlador DMA para transferencias de datos eficientes. AIRISC está optimizado para aplicaciones integradas, presenta un rendimiento estable a 100 MHz con un bajo impacto en el FPGA. Tiene una baja ocupación de recursos, con una arquitectura de canalización de 5 etapas que utiliza interfaces AHB-Lite. CVA5 mostró una baja utilización de recursos, funcionando a 100 MHz. Por último, CVA6 es una arquitectura RV64 que se implementó en una placa de prototipos Genesys 2 que incluye una FPGA AMD Kintex serie 7 y su síntesis lógica se realizó en un ASIC. |
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| Resumen inglés: | The present work provides an analysis of the RISC-V Instruction Set Architecture (ISA), highlighting its open, modular, and royalty-free nature. It's presented as an alternative to proprietary architecture, fostering innovation, reducing costs, and enhancing security. The main part of the work is the study and experimentation of several RISC-V cores on FPGA devices, which provides a practical evaluation of their performance and efficiency. Specifically, the work evaluated NEORV32, AIRISC, CVA5 and CVA6 cores. NEORV32 presents ease of use and modularity. It can integrate external modules via the AXI4 bus, including the addition of a DMA controller for efficient data transfers. AIRISC is optimized for embedded applications, presents stable performance at 100 MHz with a low impact on the FPGA. It has a low resource occupancy, with a 5-stage pipeline architecture that uses AHB-Lite interfaces. CVA5 showed low resource utilization, operating at 100 MHz. Finally, CVA6 is a RV64 architecture that was implemented on a Genesys 2 prototyping board that includes an AMD Kintex 7 series FPGA and its logic synthesis was performed on an ASIC. |
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Resumen