En este Trabajo Fin de Máster se realiza el diseño de un amplificador de bajo ruido (LNA) a una frecuencia de trabajo de 30 GHz en una tecnología de 45RFSOI. Dado que el estándar de comunicaciones 5G opera sobre la banda K, alrededor de 28 GHz, el diseño de un LNA de reducido consumo y elevadas prestaciones a esta frecuencia es de especial interés.
El proceso de diseño seguido es, en primer lugar, realizar una fase de estudio para contextualizar las tecnologías 5G y 45RFSOI, la teoría de los LNAs, así como otros trabajos para tener una estimación sobre las prestaciones obtenidas. A raíz de dicha investigación, se comienza la fase de diseño del LNA a nivel de esquemático de un cascodo con dos transistores nMOS apilados, en configuración de Common-Gate (CG) y Common-Source (CS) respectivamente. Además, se emplea una bobina en la puerta del transistor en CS para conseguir una adaptación de entrada óptima y una bobina de degeneración inductiva en el terminal de
fuente de dicho transistor para reducir la figura de ruido (NF), mejorar la estabilidad y aproximar la impedancia de entrada a la impedancia óptima para mínimo ruido. A su vez, el transistor en CG está conectado en el terminal de drenador a una bobina, cuya función es maximizar la ganancia del dispositivo.
Para diseñar el amplificador a nivel de esquemático, se estudia la densidad de corriente y geometría óptimas para alcanzar el mejor compromiso entre prestaciones y consumo, obteniendo una ganancia equivalente a 18 dB y una figura de ruido de 1.5 dB. El siguiente paso consiste en la sustitución de componentes por los de la tecnología, consiguiendo una ganancia de 16.5 dB y una figura de ruido de 1.7 dB.
Tras concluir el diseño de los esquemáticos, se pasa a implementar el circuito a nivel de layout. Para ello, se obtiene primero un modelo del transistor teniendo en cuenta los componentes parásitos del layout, así se incluyen estas desviaciones desde el inicio del proceso de diseño. Posteriormente, se reajustan los componentes empleados y se pasan las reglas de diseño, así como se verifica que el esquemático y el layout coinciden. Asimismo, se realizan extracciones de capacidades parásitas y simulaciones electromagnéticas de los componentes, y se incluyen en el diseño para comprobar cómo afectan a las prestaciones. Para  inalizar el flujo de diseño, se realizan las simulaciones post-layout, dónde se aplica un análisis de Monte Carlo de 250 ensayos, obteniendo una ganancia media de 15.9 dB y una figura de ruido media de 2 dB.

 In this Master's Thesis, the design of a low noise amplifier (LNA) at a working frequency of 30 GHz in a 45RFSOI technology is carried out. Given that the 5G communications standard operates over the K-band, around 28 GHz, the design of an LNA with low power consumption and high performance at this frequency is of special interest.
The design process followed is, first of all, to carry out a study phase to contextualize 5G and 45RFSOI technologies, the theory of LNAs, as well as other work to have an estimate of the performance obtained. As a result of this research, the design phase of the LNA begins at the schematic level of a hull with two stacked nMOS transistors, in Common-Gate (CG) and Common-Source (CS) configuration, respectively. In addition, a coil is used at the transistor gate in CS for optimal input adaptation and an inductive degeneration coil at the transistor terminal
The transistor is used to reduce the noise figure (NF), improve stability, and bring the input impedance closer to the optimal impedance for minimal noise. In turn, the CG transistor is connected at the drain terminal to a coil, whose function is to maximize the gain of the device.
To design the amplifier at the schematic level, the optimal current density and geometry are studied to achieve the best compromise between performance and consumption, obtaining a gain equivalent to 18 dB and a noise figure of 1.5 dB. The next step is to replace components with those of the technology, achieving a gain of 16.5 dB and a noise figure of 1.7 dB.
After completing the design of the schematics, the circuit is implemented at the layout level. To do this, a model of the transistor is first obtained, taking into account the parasitic components of the layout, thus including these deviations from the beginning of the design process. Subsequently, the components used are readjusted and the design rules are passed, as well as verifying that the schematic and the layout match. In addition, parasitic capacity extractions and electromagnetic simulations of the components are carried out and included in the design to see how they affect performance. To inalize the design flow, post-layout simulations are performed, where a Monte Carlo analysis of 250 tests is applied, obtaining an average gain of 15.9 dB and an average noise figure of 2 dB.

• Presidente: Antonio Núñez Ordóñez
• Secretario: Sunil Lalchand Khemchandani
• Vocal: Carlos Javier Sosa González